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Design of (2, 1, N) parallel convolutional encodes for VLSI
Duan MQ(段茂强); Huang XL(黄晓莉)
作者部门工业控制网络与系统研究室
会议名称2013 International Conference on Mechatronics and Industrial Informatics, ICMII 2013
会议日期March 13-14, 2013
会议地点Guangzhou, China
会议主办者Korea Maritime University; Hong Kong Industrial Technology Research Centre
会议录名称Applied Mechanics and Materials
出版者Trans Tech Publications Ltd
出版地Zurich-Durnten, Switzerland
2013
页码2822-2827
收录类别EI ; CPCI(ISTP)
EI收录号20132816489208
WOS记录号WOS:000324348201255
产权排序1
ISSN号1660-9336
ISBN号978-3-03785-694-9
关键词Cmos Integrated Circuits Encoding (Symbols) Information Science Low Power Electronics Parallel Architectures Parallel Processing Systems Shift Registers
摘要The characters of more high speed computing and much less low power dissipation are needed to settle for convolutional encodes. In this paper, we present a parallel method for convolutional encodes with SMIC 0.35μm CMOS technology; hardware design and VLSI implementation of this algorithm are also presented. Use this method, parallel circuits structure can be easily designed, which take on excellent characters of more high speed computing and low power dissipation compared with traditional serial shift register structure for convolutional encodes. © (2013) Trans Tech Publications, Switzerland.
语种英语
引用统计
文献类型会议论文
条目标识符http://ir.sia.cn/handle/173321/12424
专题工业控制网络与系统研究室
推荐引用方式
GB/T 7714
Duan MQ,Huang XL. Design of (2, 1, N) parallel convolutional encodes for VLSI[C]//Korea Maritime University; Hong Kong Industrial Technology Research Centre. Zurich-Durnten, Switzerland:Trans Tech Publications Ltd,2013:2822-2827.
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文件名: Design of (2, 1, N) parallel convolutional encodes for VLSI.pdf
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