SIA OpenIR  > 工业控制网络与系统研究室
IP core design for parameterized (2, 1, N) convolutional encodes
Duan MQ(段茂强); Huang XL(黄晓莉); Yang ZJ(杨志家)
作者部门工业控制网络与系统研究室
会议名称2013 2nd International Conference on Measurement, Instrumentation and Automation, ICMIA 2013
会议日期April 23-24, 2013
会议地点Guilin, China
会议主办者Korea Maritime University; Hong Kong Industrial Technology Research Centre; Inha University
会议录名称Applied Mechanics and Materials
出版者Trans Tech Publications Ltd
出版地Zurich-Durnten, Switzerland
2013
页码1463-1468
收录类别EI ; CPCI(ISTP)
EI收录号20133516681633
WOS记录号WOS:000328521200280
产权排序1
ISSN号1660-9336
ISBN号978-3-03785-751-9
关键词Cmos Integrated Circuits Convolution Parameterization
摘要In this paper, we design and implement general parameterized IP (Intellectual Property) cores of convolutional encoder with SMIC 0.35μm CMOS technology, serial structure and parallel structure respectively. And analyze each of the power dissipation using Synopsys PTPX tool. The result shows the parallel circuit structure saves 14 percent power dissipation compared to that of serial circuit structure, with the same encode radio. Meanwhile, computing speed of parallel structure with 8-bit parallelism is 8 times than that of serial structure under the same clock frequency. Certainly, serial circuit structure has their particular characters such as easily realized and less resource consumption. © (2013) Trans Tech Publications, Switzerland.
语种英语
引用统计
文献类型会议论文
条目标识符http://ir.sia.cn/handle/173321/12427
专题工业控制网络与系统研究室
推荐引用方式
GB/T 7714
Duan MQ,Huang XL,Yang ZJ. IP core design for parameterized (2, 1, N) convolutional encodes[C]//Korea Maritime University; Hong Kong Industrial Technology Research Centre; Inha University. Zurich-Durnten, Switzerland:Trans Tech Publications Ltd,2013:1463-1468.
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文件名: IP core design for parameterized (2, 1, N) convolutional encodes.pdf
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